Mẫu CPU Monaka của Fujitsu dự kiến trình làng vào năm 2027 với 144 nhân, xung nhịp 2,9 GHz, mức tiêu thụ điện TDP 500W và hiệu suất AI tăng gấp đôi. Sản phẩm ứng dụng kiến trúc Arm v9.3-A kết hợp cùng thiết kế vi mạch chiplet 3D tiên tiến.
Kiến trúc xếp chồng 3D tiết kiệm 30% diện tích vi mạch
Fujitsu đang phát triển thế hệ CPU Monaka nhằm kế nhiệm dòng chip A64FX từng được trang bị trên siêu máy tính Fugaku của Nhật Bản. A64FX là mẫu chip đầu tiên tích hợp tập lệnh Arm SVE và hoạt động ở điện áp thấp trên tiến trình 7nm, nhắm tới phân khúc điện toán hiệu năng cao HPC và trí tuệ nhân tạo AI. Phiên bản kế nhiệm Monaka dự kiến ra mắt năm 2027 sẽ mang đến hàng loạt nâng cấp như hỗ trợ tập lệnh Arm SVE2, kiến trúc đa nhân 3D Many-Core, khả năng hoạt động ở điện áp siêu thấp và tính năng bảo mật kiến trúc điện toán mật mã CCA.
Nền tảng cốt lõi của dòng Fujitsu Monaka là kiến trúc CPU Arm v9. Fujitsu nhận định CPU vẫn đóng vai trò chủ chốt trong không gian AI và HPC đang không ngừng phát triển, bởi các luồng công việc của hệ thống tác tử Agentic AI đòi hỏi năng lực CPU lớn để điều phối và xử lý ngoại vi. Trên mặt trận HPC, CPU vẫn là linh kiện không thể thay thế nhờ khả năng xử lý thông lượng cao và độ chính xác vượt trội.
Với Monaka, Fujitsu đặt mục tiêu mang đến:
-
Hiệu năng AI tăng tối đa 2 lần thông qua hệ sinh thái mở và cải tiến kiến trúc.
-
Giảm hơn 50% tổng chi phí sở hữu TCO nhờ khả năng vận hành ở điện áp siêu thấp.
-
Bảo mật dữ liệu nghiêm ngặt trong quá trình vận hành thông qua công nghệ điện toán bảo mật Confidential Computing.
Đột phá với thiết kế vi mạch Chiplet 3D đa đế
Dòng chip Fujitsu Monaka tận dụng tối đa công nghệ tích hợp 3D thông qua các vi mạch chiplet. Cụm lõi vi xử lý trung tâm core die được thiết kế trên tiến trình 2nm dựa trên kiến trúc Arm v9.3-A. Nằm ngay bên dưới là một lớp đế thứ cấp xếp chồng 3D sử dụng tiến trình 5nm, đóng vai trò chứa bộ nhớ SRAM và các cổng giao tiếp I/O.
Kiến trúc của Monaka hỗ trợ tập lệnh Arm SVE2 256 bit phục vụ AI và HPC, tích hợp tổng cộng 144 nhân. Ở cấp độ nền tảng, mỗi điểm nút node hỗ trợ hai đế cắm socket, cung cấp tổng cộng 288 nhân. Về giao tiếp I/O, con chip được trang bị 96 làn PCIe 6.0 chuẩn CXL 3.0, hỗ trợ bộ nhớ RAM DDR5 tốc độ trên 8000 MT/s đa luồng 12 kênh. Vi xử lý này tương thích với cả hệ thống tản nhiệt chất lỏng và tản nhiệt khí.
Lý do chính khiến Fujitsu chọn thiết kế chiplet 3D thay vì kiến trúc nguyên khối monolithic 2nm là để tối ưu hóa điện năng, hiệu năng và chi phí. Kiến trúc phân tách disaggregated architecture này cho phép hãng chọn lựa công nghệ sản xuất phù hợp nhất cho từng thành phần. Do đó, con chip hoàn chỉnh bao gồm ba lớp đế. Lớp đế trung tâm core die sử dụng quy trình TSMC N2P để tối ưu hiệu suất, trong khi lớp đế SRAM và I/O dùng tiến trình TSMC N5. Toàn bộ bộ nhớ đệm cấp cuối last level cache được tích hợp vào ô SRAM 5nm nằm dưới lõi trung tâm và được liên kết chặt chẽ bằng công nghệ ghép nối lai hybrid bonding. Cụm I/O cũng kết nối với đế SRAM thông qua lớp trung gian silicon interposer.
Thiết kế này giúp giảm 30% tổng diện tích silicon cho cụm 2nm, góp phần hạ giá thành và cân bằng hiệu suất. Mỗi lõi có diện tích khoảng 1,47 milimet vuông. Để tối ưu khả năng làm mát, đế vi xử lý trung tâm được đặt ở vị trí trên cùng do phát sinh nhiều nhiệt nhất, giúp rút ngắn đường dẫn nhiệt. Liên kết lai trực diện Face to Face Hybrid Bonding giữa hai lớp đế giúp giảm chiều dài đường truyền tín hiệu, hạn chế tối đa độ trễ. Một bộ ổn áp tuyến tính LDO cho phép điều chỉnh điện áp và tần số động DVFS độc lập cho từng nhân xử lý.
Vi kiến trúc tối ưu hóa và Phân khúc sản phẩm
Vi kiến trúc Arm v9.3-A được Fujitsu tùy biến độc quyền để tối ưu hóa hiệu suất năng lượng diện tích PPA cho các luồng công việc AI và HPC. Bộ xử lý SVE2 nâng cấp đi kèm hai đơn vị thực thi rộng 256 bit, hai bộ nạp và lưu dữ liệu Load Store 256 bit, hỗ trợ xử lý linh hoạt các định dạng dữ liệu suy luận AI như FP8 hay INT8MM. Đối với các tác vụ đa dụng, chip sở hữu khối dự đoán rẽ nhánh TAGE ba cấp độ và sáu bộ tính toán số học ALU. Để tăng độ tin cậy hệ thống RAS, hãng tích hợp mã sửa lỗi ECC trong bộ nhớ đệm L1 và L2, cơ chế kiểm tra chẵn lẻ parity tại các đơn vị thực thi cùng khả năng phần cứng tự động thử lại lệnh khi gặp lỗi tạm thời.
Hệ thống hỗ trợ kiến trúc bộ nhớ không đồng nhất NUMA Node với ba cấu hình linh hoạt:
-
18 nhân trên 8 nút NUMA: Tối ưu độ trễ và thông lượng bộ nhớ đệm cấp cuối.
-
36 nhân trên 4 nút NUMA: Cân bằng giữa độ trễ và thông lượng bộ nhớ hệ thống RAM.
-
144 nhân trên 1 nút NUMA: Chuyên trị các ứng dụng đòi hỏi dung lượng bộ nhớ lớn.
Nền tảng Monaka sẽ được tung ra với hai phiên bản cấu hình SKU. Phiên bản Hiệu năng cao High Performance SKU sở hữu 144 nhân, xung nhịp cơ bản 2,9 GHz, mức tiêu thụ điện TDP 500W, đạt sức mạnh tính toán 6013 GFLOPs định dạng DGEMM và 96,2 TOPS định dạng INT8. Phiên bản Tiết kiệm năng lượng High Efficiency SKU dùng chung thông số nhân nhưng chạy ở xung nhịp 2,1 GHz với mức TDP 350W, đạt 4355 GFLOPs và 69,7 TOPS. Bản hiệu năng cao yêu cầu hệ thống tản nhiệt nước, trong khi bản tiết kiệm điện chỉ cần tản nhiệt khí thông thường.
Hiện tại, Fujitsu đã bắt đầu cung cấp các mẫu thử nghiệm của chip Monaka và dự kiến sẽ xuất xưởng thương mại vào năm 2027.
Tầm nhìn tương lai với siêu vi xử lý Monaka-X
Hướng tới tương lai, công ty đang lên kế hoạch trình làng dòng CPU thế hệ tiếp theo Monaka-X với thời điểm ra mắt dự kiến vào năm 2029. Phiên bản đột phá này sẽ tích hợp bộ lệnh SME2 chuyên dụng cho AI và đã được lựa chọn để trang bị trên siêu máy tính FugakuNext. Đặc biệt, con chip này sẽ kết hợp chặt chẽ cùng công nghệ liên kết băng thông siêu tốc NVIDIA NVLink Fusion nhằm tối đa hóa sức mạnh cho các hệ thống AI và HPC quy mô lớn.
Nguồn: wccftech
